При редактировании вида ячейки,используются команды из меню " Вид", позволяющие переключиться на различный вид одной и той же ячейки:

• используйте Edit Layout View для переключения в режим макета;
• используйте Edit Schematic View, чтобы переключиться в схематический вид;
• используйте Edit Icon View, чтобы переключиться в режим отображения значков;
• используйте Edit VHDL View для переключения в вид VHDL;
• используйте Edit Documentation View, чтобы переключиться в вид текстовой документации;
• используйте Edit Skeleton View для перехода к показу вида каркаса.

Для всех других типов представления, используйте Edit Other View... и выберите нужный вид.
Отметим, что эти команды являются эквивалентными Edit Cell... (в меню Cell) с соответствующим выбором.
При редактировании ячейки с текстом только для просмотра (VHDL, документации и т.д.), окно становится текстовым редактором.Затем вы можете использовать с Text Cell Contents... (в меню File / Export and File / Import),чтобы сохранить и восстановить этот текст на диске. См. Раздел 4-9 для редактирование текста.
Команды для редактирования вида работают только когда ячейка уже существует. Для создания новых ячеек определенного типа, используйте Make... в меню View. Эти виды команд преобразования доступны:

• Make Icon View создает иконку из схемы (см. раздел 3-11-4 для получения дополнительной информации);
• Make Schematic View создает схему макета;
• Make Alternate Layout View преобразует макет или схему в альтернативный план. Вы должны выбрать конкретную технологию макета, и новый макет будет использовать компоненты от этой технологии. Вы также можете сделать запрос, чтобы преобразованные макеты были помещены в новую библиотеку. Это полезно, если в результате преобразования создается иерархия ячеек в новой технологии.
• Make VHDL View преобразует текущий слой или схему в структуру VHDL.VHDL используется Silicon Compiler (см. Раздел 9-12) и ALS simulator (см. Раздел 9-5-2). Обратите внимание, что 5 простейших схем, которые могут существовать в нормальном и инверсном виде(«буфер», «и», «или», «исключающее или» и «мультиплексирования». Вы можете выбрать имена для этих двух форм в "Schematics" в разделе Technology Preferences (в меню File / Preferences...,секция "Technology" ,вкладка "Technology" ).

Существует также способ преобразовать язык описания аппаратуры (VHDL или Verilog) в электрическую схему.Для этого используйте кнопку "Convert Current Cell to Rats-Nest Structure" (в меню Tools / Silicon Compiler).В результате ячейка будет макетной ячейкой или ячейкой схемы (в зависимости от "Make Layout Cells (not Schematics)" в меню "Verilog"
настройках, см. Раздел 9-4-2).