Программа Electric может генерировать входную платформу для моделирования Verilog (Simulation Verilog). при помощи Write Verilog Deck …команды (in menu Tools / Simulation (Verilog)). Для формата Verilog используйте Verilog Deck. Затем, необходимо запустить внешний тренажер Verilog ,чтобы сгенерировать файл дампа. Еще раз обращаем Ваше внимание на то, что Electric выпускается без данный внешней программы. Вам необходимо приобрести его отдельно.
После запуска моделирования Verilog (Simulation Verilog), вы сможете увидеть «damp» файл в самой программе и отобразить его в окне сигнал. Это можно сделать следующим образом Plot Simulation Output, Choose File... command (in menu Tools / Simulation (Verilog)). Также Вы можете использовать Plot Simulation Output, Guess File command, если имя ячейки и имя файла одиниковое. Затем всплывает окно « информация моделирования Verilog», которое отображается в цифровом сигнальном окне ( см. раздел 4-11 и далее). Electric также понимает вывод Modelsim и может работать с ним.
Перед генерированием Verilog deck, есть возможность аннотировать цепочки действий при помощи добавочной опции Verilog text. Для того чтобы добавить Verilog code для этой ячейки, выберите "Verilog Code" под "Misc." Для этого зайдите в меню компонентов боковой панели. Для того, чтобы добавить параметр Verilog к этой ячейки, выберете "Verilog Declaration" под "Misc." Вход в меню компонентов. Для того, чтобы добавить Verilog параметр для этой ячейки, необходимо выбрать "Verilog Parameter" под "Misc." Вход в меню компонентов. Для того, чтобы добавить внешний Verilog код, вне данной ячейки, необходимо выбрать "Verilog External Code" под "Misc." Вход в меню компонентов. Эти части текста могут легко взаимодействовать друг с другом, как и любые другие текстовые объекты (см. раздел 6-8-1). В качестве примера макета Verilog и кода, посмотрите на ячейку "tool-SimulateVERILOG" в библиотеке образцов ( для того, чтобы получить данную библиотеку необходимо загрузить « Load Sample Cells Library», команда в меню «Help» ).
Слева Verilog Project Preferences, который имеет две команды управления:
-"Use ASSIGN Construct" дает вам возможность выбрать использовать ли команду Verilog "assign" или нет.
-"Default wire is Trireg" дает вам возможность управлять видом объявлений Verilog, которые используются для сети ("wire"- по умолчанию, "trireg" – при проверке.) Помните, данные команды можно отменить при помощи Set Verilog Wire command (in menuTools / Simulation (Verilog)).
Другое свойство, которое может быть отмечено, это их интенсивность. The Weak command (in menu Tools / Simulation (Verilog) / Transistor Strength), устанавливается транзистор для слабых команд. The Normal command восстанавливает транзистор нормальной интенсивности.
Дополнительное управление Verilog deck осуществляется с помощью Verilog User Preferences, с правой стороны окошка.
-"Run Placement after import" запрос о том, что Placement tool (инструмент для создания компонентов) используется только после прочтения Verilog (см. раздел 9-13).
-"Make Layout Cells (not Schematics)" запрос о преобразовании из Verilog в графики и их схематическое отображение. Разница в том, что макет устанавливает возможность соединения и ломает общую цепочку на отдельные компоненты.
-"Do not netlist Standard Cells" пишет список,который исключает стандартные элементы. Любая ячейка, которая отмечена как стандартная, будет вводиться в список, как пример и не будет записываться, как модульная единица. Это позволяет стандартной ячейке стать началом моделирования или статического анализа в виде списка. Для получения более подробной информации о маркировки ячеек «стандартных ячеек» см. раздел 3-7-3.
-"Netlist Non-Standard Cells" позволяет вам создать Standard Cell Verilog netlists (список стондартных ячеек Verilog),которые включают в себя нестандартные ячейки.
-"Preserve Verilog formatting" структурирует и форматирует текст.
-"Parameterize Verilog module names" создает разнообразное описание для Verilog ячеек, если ячейки параметизированны.
-"Write Separate Module for each Icon" запрашивает разрешение на то, что схематические ячейки с несколькими иконками будут записаны несколько раз на Verilog deck, раз для каждого варианта иконки. Это позволяет сохранять иерархическую структуру цепи, но и создает дубликаты модулей.
Окончательный набор элементов можно посмотреть следующим образом : Verilog Model Files Preferences (in menu File / Preferences..., "Tools" section, "Verilog Model Files" tab). The Verilog Model Files Preferences позволит вам управлять каждой ячейкой в Verilog.
Несоблюдение генерации в Verilog напрямую зависит от содержания ячейки. Если есть какая-либо модель расположения ячеек, то она должна быть использована (вместо схемы). Вы также можете сами выбрать вид Verilog, который можно использовать текста для ячеек. А также вы можете запросить внешнюю модель файла, который вы используете. Возможность такого выбора позволяет вам создать свои собственные различия для ячеек, если вдруг созданный Verilog будет сложным или неправильным.
;){kind=link}